| Numéro |
J3eA
Volume 23, 2024
JPCNFM 2023 – 17e journées pédagogiques du CNFM (Coordination Nationale pour la Formation en Micro-électronique et en nanotechnologies)
|
|
|---|---|---|
| Numéro d'article | 1012 | |
| Nombre de pages | 10 | |
| DOI | https://doi.org/10.1051/j3ea/20241012 | |
| Publié en ligne | 12 juillet 2024 | |
Conception et développement d’un processeur à jeu d’instruction réduit RV32I
Pôle CNFM MIGREST - Nancy, Institut Jean Lamour (UMR7198), Université de Lorraine
* Contact email : slavisa.jovanovic@univ-lorraine.fr
Nous présentons un ensemble de travaux pratiques qui seront dispensés au sein du Master EEA - Électronique Embarquée à l’Université de Lorraine et Télécom Nancy - parcours Logiciel Embarqué, dans le cadre des modules Conception VLSI (Master EEA) et Conception et Développement d’un Système sur Puce (Télécom Nancy). Ces travaux pratiques portent sur la modélisation de systèmes et circuits en VHDL, et se focalisent en particulier sur le développement incrémental d’une architecture de processeur à jeu d’instructions réduit de type RISC-V (le jeu d’instructions RV32I) en utilisant des suites logicielles de Mentor Graphics (Modelsim pour la modélisation et simulation VHDL), et de Intel-Altera (Quartus Prime) pour la validation expérimentale.
© The Authors, published by EDP Sciences 2024
This is an Open Access article distributed under the terms of the Creative Commons Attribution License (https://creativecommons.org/licenses/by/4.0), which permits unrestricted use, distribution, and reproduction in any medium, provided the original work is properly cited.
Les statistiques affichées correspondent au cumul d'une part des vues des résumés de l'article et d'autre part des vues et téléchargements de l'article plein-texte (PDF, Full-HTML, ePub... selon les formats disponibles) sur la platefome Vision4Press.
Les statistiques sont disponibles avec un délai de 48 à 96 heures et sont mises à jour quotidiennement en semaine.
Le chargement des statistiques peut être long.