Numéro |
J3eA
Volume 23, 2024
JPCNFM 2023 – 17e journées pédagogiques du CNFM (Coordination Nationale pour la Formation en Micro-électronique et en nanotechnologies)
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Numéro d'article | 1008 | |
Nombre de pages | 10 | |
DOI | https://doi.org/10.1051/j3ea/20241008 | |
Publié en ligne | 12 juillet 2024 |
Caractérisation automatisée et conception de puce
Pôle CNFM PACA - Aix Marseille Université - Polytech Marseille Filière Microélectronique et Télécommunications : Technopôle de Château-Gombert - 5 rue Enrico Fermi - 13453 Marseille cedex, France
* Contact email : mathieu.guerin@univ-amu.fr
Dans le cadre du projet pédagogique CARA_PUCE, une équipe d’une trentaine d’étudiants, encadrés par deux enseignants-chercheurs a mis en application un flot de rétro-ingénierie en microélectronique. Ils ont mis au point un banc de caractérisation automatisé de portes logiques, puis ils ont créé et simulé le schéma niveau transistor des portes logiques. Les simulations ont pour objectif d’extraire précisément les performances électriques des portes avant d’en réaliser le dessin des masques (layout). Les vues schématique et layout sont réalisées en technologie AMS CMOS 0,35µm en utilisant les ressources logicielles et matérielles de la plateforme IDLab du CNFM PACA cofinancée par l’IDEFI FINMINA et POLYTECH MARSEILLE.
© The Authors, published by EDP Sciences 2024
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